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--  FILE          :  fa.vhd                                                  --
--  Related FILEs :  techno_pkg.vhd                                          --
--                                                                           --
--  Author(s)     :  E. BOUTILLON                                            --
--                                                                           --
--  Organization  :  IUP LORIENT, M1 GEII                                    --                                                        --
--                                                                           --
--  Project       :  TP VHDL                                                 --
--                                                                           --
--  Creation Date :  21.09.2005                                              --
--                                                                           --
--  Simulator     :  Model Sim                                               --
--                                                                           --
--  Description   :  Composant permettant de simuler un additionneur 1 bit   -- 
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--                                History                                    --
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-- Version 1 : 21/09/2005 E. Boutillon Creation du modle vide               --
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LIBRARY work;
USE work.techno_pkg.all; 

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-- declaration de l'entite 
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ENTITY fa IS
  	PORT (
		a         : IN bit; 
		b         : IN bit;
		c_i       : IN bit;                      -- Carry entrante
		s         : OUT bit;                     -- somme
		c_o       : OUT bit                      -- Carry sortante
		);
END fa;

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-- Architecture de fa
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ARCHITECTURE archi1 OF fa IS

BEGIN

  ----------------------------------------------------------------------------
  -- Process Au_boulot : Modlisation du composant
  ----------------------------------------------------------------------------
	Au_boulot : PROCESS


	BEGIN


	END PROCESS Au_Boulot;

END archi1;


